在RTL签核中改善SoC可测试性和ATPG效率

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在RTL签核中改善SoC可测试性和ATPG效率

作者: Nathan Hsiung (Broadcom), Anthony "Al" Joseph, Anand Gangwar (Synopsys)

摘要

"防微杜渐"。在当前芯片开发过程中，最早发现的问题/缺陷有助于保持紧湊的进度。这也适用于DFT 可测试性设计实现。为了获得最佳产品质量，芯片必须具有良好的可控性和可观测性。可测试性检查可以在RTL编码阶段尽早引入。良好的RTL交接保证了快速且鲁棒的测试基础设施实现，从而提高了测试覆盖率 Test Coverage。本文描述了在Broadcom的设计流程中使用SpyGlass DFT ADV如何帮助实现测试DRC清洁的RTL。该方法减少了为适应测试实现而进行的综合后ECO 工程变更指令，从而节省了时间。本文还描述了如何使用SpyGlass DFT ADV识别设计中对扫描测试具有"难以测试"（即随机抗性）故障的模块。随机抗性分析的结果可用于通过RTL的微架构变更以及添加测试点来提高ATPG 自动测试向量生成向量的效率。

1 引言

RTL签核阶段是确保设计的可测试性和实现高质量ATPG的关键时机。传统上，DFT问题在综合之后才被发现，导致昂贵的ECO迭代。

2 SpyGlass DFT ADV方法论

SpyGlass DFT ADV在RTL阶段提供： - 测试设计规则检查（DRC） - 可测试性分析 - 随机抗性故障识别 - 测试覆盖率预估

3 Broadcom案例研究

在Broadcom的真实设计流程中应用该方法： - 实现了测试DRC清洁的RTL交接 - 减少了综合后ECO的数量 - 显著节省了项目时间

4 改进ATPG效率

通过识别随机抗性故障并添加测试点，提高了ATPG向量的效率。

5 结论

早期（RTL阶段）的可测试性分析通过减少后期ECO和改善测试覆盖率显著改善了整体设计流程。

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